학술·연구

동국대 장재원 교수 연구팀, sub-50 nm 급 저비용 리소그래피 개발

등록일 2024.03.21. 작성자 허선이 조회 381

“상용화 시 반도체 공정비용 획기적으로 낮출 것”
나노 과학 및 기술 분야 국제저명학술지 학술지 ‘Small’ 게재

 

 

왼쪽부터 장재원 교수, 조정식 박사과정생

▲ 왼쪽 부터 장재원 교수, 조정식 박사과정생

 

 

동국대(총장 윤재웅) 반도체과학과 장재원 교수 연구팀(조정식 박사과정생(제1저자), 장재원 교수(교신저자))이 sub-50 nm 급 저비용 리소그래피 기술을 개발했다.

 

 반도체 기판 위에 미세 패턴을 형성하는 리소그래피 기술은 반도체 산업의 핵심 기술이다. 고성능 전자 장치에 대한 수요가 증가함에 따라 더욱 고 집적화된 반도체가 필요하며, 이를 위해서는 수 나노미터에서 수십 나노미터의 높은 해상도를 가진 리소그래피가 필요하다.

 

 하지만 수십 나노미터 해상도의 리소그래피 기술을 실현하기 위해서는 초고가의 장비와 재료, 진공 및 클린룸과 같은 특수한 환경, 그리고 복잡한 프로세스가 필요하고, 이러한 기술이 적용된 전자 장치의 가격은 고가로 이어진다.

 

 이에 따라 많은 국가/기업/연구자들은 고해상도의 저비용 리소그래피 기술개발을 위해 노력하고 있다. 기존과 다른 새로운 접근법의 저비용 리소그래피 기술이 개발된다면 공정비용을 절감시킨 만큼 반도체의 가격을 낮춤과 동시에, 질 좋은 고성능 전자 장치를 가정으로 제공하며 반도체 업계의 ‘게임 체인저’가 될 것으로 예상되고 있다.

 

 

동국대 장재원 교수 연구팀, sub-50 nm 급 저비용 리소그래피 개발

 

 

 장재원 교수 연구팀은 원자력현미경(Atomic force microscope, AFM)에 사용되는 수십 나노미터의 탐침을 이용하는 방법을 통해 50 nm 이하 크기 (sub-50 nm) 해상도의 리소그래피 기술을 개발했다. 기존의 기술은 리소그래피 과정에서 금속 기판의 스크래치 및 손상이 발생해 sub-50 nm 해상도를 달성하기 어려웠는데, 이번 연구에서는 금속 기판의 스크래치 및 손상을 방지하는 폴리머 희생층을 도입함으로써 달성됐다.

 

 이번에 개발된 기술을 통해 30 nm 수준의 금속 나노 구멍, 15 nm 수준의 금속 나노선 구조를 구현했고, 나노광학 소재 및 센서로 활용될 수 있는 하이브리드 플라즈모닉 구조(30 nm 지름의 금속 나노 구멍에 20 nm 지름의 금속 나노 입자가 박혀있는 구조)도 구현됐다. 무엇보다도 이 나노 구조들은 진공과 같은 특수한 환경이 아닌 일반 환경과 실온에서 구현되었다는 것에 의미가 있다. 

 

 만약 이 기술이 고도화되어 반도체 공정에 적용될 경우, 공정비용이 1,000분의 1에서 10,000분의 1까지 낮아질 것으로 예상된다. 장재원 교수는 “이번 연구 결과는 크린룸, 전자빔 장치 같은 고가의 시설 없이 50 nm 크기 이하의 구조물 제작이 가능한 저비용 고분해능 나노공정 기술 개발이라는 의미가 있다”며 “더욱이 이번 결과는 동국대 나노공정 및 물성 연구실 연구원들만의 참여로 얻어진 것으로, 본 연구실 보유기술이 국제 수준의 경쟁력 갖췄다고 볼 수 있다”고 전했다.


 
 해당 연구는 “Tip-based lithography with a sacrificial layer”라는 제목으로 나노과학 및 기술 분야 국제저명학술지 ‘Small [IF=13.3]’에 게재됐다.

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